Таблицы и матрицы переходов уравнения d триггера и dv триггера

Лабораторная работа выполняется с помощью учебного лабораторного стенда LESO2.

1 Цель работы

Целью работы является экспериментальное исследование работы различных типов триггеров.

2 Краткие теоретические сведения

Триггеры предназначены для запоминания двоичной информации. Использование триггеров позволяет реализовывать устройства оперативной памяти (то есть памяти, информация в которой хранится только на время вычислений). Однако триггеры могут использоваться и для построения некоторых цифровых устройств с памятью, таких как счётчики, преобразователи последовательного кода в параллельный или цифровые линии задержки.

2.1 RS-триггер

Основным триггером, на котором базируются все остальные триггеры является RS-триггер.
RS-триггер имеет два логических входа:

• R — установка 0 (от слова reset);
• S — установка 1 (от слова set).

RS-триггер имеет два выхода:

Состояние триггера определяется состоянием прямого выхода. Простейший RS-триггер состоит из двух логических элементов, охваченных перекрёстной положительной обратной связью (рисунок 2.1).

Рисунок 2.1 — Схема простейшего RS- триггера

Рассмотрим работу триггера:

Пусть R=0, S=1. Нижний логический элемент выполняет логическую функцию ИЛИ-НЕ, т.е. 1 на любом его входе приводит к тому, что на его выходе будет логический ноль Q=0. На выходе Q будет 1 (Q=1), т.к. на оба входа верхнего элемента поданы нули (один ноль — со входа R, другой — с выхода ). Триггер находится в единичном состоянии. Если теперь убрать сигнал установки (R=0, S=0), на выходе ситуация не изменится, т.к. несмотря на то, что на нижний вход нижнего логического элемента будет поступать 0, на его верхний вход поступает 1 с выхода верхнего логического элемента. Триггер будет находиться в единичном состоянии, пока на вход R не поступит сигнал сброса. Пусть теперь R=1, S=0. Тогда Q=0, а =1. Триггер переключился в «0». Если после этого убрать сигнал сброса (R=0, S=0), то все равно триггер не изменит своего состояния.
Для описания работы триггера используют таблицу состояний (переходов).
Обозначим:

• Q(t) — состояние триггера до поступления управляющих сигналов (изменения на входах R и S);
• Q(t+1) — состояние триггера после изменения на входах R и S.

Таблица 2.1 — Таблица переходов RS триггера в базисе ИЛИ-НЕ

R	S	Q(t)	Q(t+1)	Пояснения
0	0	0	0	Режим хранения информации R=S=0
0	0	1	1
0	1	0	1	Режим установки единицы S=1
0	1	1	1
1	0	0	0	Режим установки нуля R=1
1	0	1	0
1	1	0	*	R=S=1 запрещённая комбинация
1	1	1	*

RS-триггер можно построить и на элементах «И-НЕ» (рисунок 2.2).

Рисунок 2.2 — Схема RS-триггера, построенного на схемах «2И-НЕ»

Входы R и S инверсные (активный уровень «0»). Переход (переключение) этого триггера из одного состояния в другое происходит при установке на одном из входов «0». Комбинация R=S=0 является запрещённой.

Таблица 2.2 — Таблица переходов RS триггера в базисе «2И-НЕ»

R	S	Q(t)	Q(t+1)	Пояснения
0	0	0	*	R = S =0 запрещённая комбинация
0	0	1	*
0	1	0	0	Режим установки нуля R =0
0	1	1	0
1	0	0	1	Режим установки единицы S =0
1	0	1	1
1	1	0	0	Режим хранения информации R = S =1
1	1	1	1

2.2 Синхронный RS-триггер

Схема RS-триггера позволяет запоминать состояние логической схемы, но так как при изменении входных сигналов может возникать переходный процесс (в цифровых схемах этот процесс называется «опасные гонки»), то запоминать состояния логической схемы нужно только в определённые моменты времени, когда все переходные процессы закончены, и сигнал на выходе комбинационной схемы соответствует выполняемой ею функции. Это означает, что большинство цифровых схем требуют сигнала синхронизации (тактового сигнала). Все переходные процессы в комбинационной логической схеме должны закончиться за время периода синхросигнала, подаваемого на входы триггеров. Триггеры, запоминающие входные сигналы только в момент времени, определяемый сигналом синхронизации, называются синхронными. Принципиальная схема синхронного RS триггера приведена на рисунке 2.3.

Рисунок 2.3 — Схема синхронного RS-триггера

Таблица 2.3 — Таблица переходов синхронного RS-триггера

R	S	C	Q(t)	Q(t+1)	Пояснения
0	0	1	0	0	Режим хранения информации R = S = 0
0	0	1	1	1
0	1	1	0	1	Режим установки единицы S =1
0	1	1	1	1
1	0	1	0	0	Режим установки нуля R=1
1	0	1	1	0
1	1	1	0	*	R = S = 1 запрещённая комбинация
1	1	1	1	*

В таблице 2.3. под сигналом С подразумевается синхроимпульс. Без синхроимпульса синхронный RS триггер сохраняет своё состояние.

2.3 D — триггер

D-триггер имеет 1 информационный вход (D-вход). Бывают только синхронные D-триггеры. Состояние информационного входа передаётся на выход под действием синхроимпульса (вход С).

Рисунок 2.4 — Схема D-триггера на основе синхронного RS-триггера

Таблица 2.4 — Таблица переходов D-триггера

C	D	Q(t)	Q(t+1)	Пояснения
0	*	0	0	Режим хранения информации
0	*	1	1
1	0	*	0	Режим записи информации
1	1	*	1

Если на входе D — «1», то по приходу синхроимпульса Q = 1.
Если на D «0», то Q =0.

2.4 Счётный триггер (Т-триггер)

Т-триггер имеет один счётный информационный вход.Триггер переключается каждый раз в противоположное состояние, когда на вход Т поступает управляющий сигнал.

Таблица 2.5 — Таблица переходов Т триггера

T	Q(t)	Q(t+1)
0	0	0
0	1	1
1	0	1
1	1	0

Рисунок 2.5 — Схема T-триггера на основе двухступенчатого D-триггера

2.5 Универсальный триггер (JK-триггер)

Такой триггер имеет информационные входы J и К, которые по своему влиянию аналогичны входам S и R тактируемого RS-триггера:

• при J=1, K=0 триггер по тактовому импульсу устанавливается в состояние Q=1;
• при J= 0, К=1 — переключается в состояние Q=0;
• при J=K=0 — хранит ранее принятую информацию.

Но в отличие от синхронного RS-триггера одновременное присутствие логических 1 на информационных входах не является для JK-триггера запрещённой комбинацией и приводит триггер в противоположное состояние.

Рисунок 2.6 — Схема JK-триггера на основе двухступенчатого синхронного RS-триггера.

Таблица 2.6 — Таблица переходов JK триггера

K	J	C	Q(t)	Q(t+1)
0	0	1	0	0
0	0	1	1	1
0	1	1	0	1
0	1	1	1	1
1	0	1	0	0
1	0	1	1	0
1	1	1	0	1
1	1	1	1	0

3 Задание к работе

3.1 Исследовать асинхронный RS- триггер

Сконфигурировать ПЛИС в соответствии с рисунком 3.1.

Рисунок 3.1 — RS-триггер на основе логических элементов «ИЛИ-НЕ»

Все используемые элементы располагаются в Symbol tools->Primitives.

Устанавливая с помощью переключателей S7 и S8 различные комбинации логических уровней и наблюдая за светодиодом LED8 заполнить таблицу 3.1

Таблица 3.1 — Таблица переходов для асинхронного RS триггера на элементах «ИЛИ-НЕ»

R	S	Q(t)	Q(t+1)
0	0	0
0	0	1
0	1	0
0	1	1
1	0	0
1	0	1

3.2 Исследовать синхронный RS триггер

Сконфигурировать ПЛИС в соответствии с рисунком 3.2.

Рисунок 3.2 — Синхронный RS-триггер

Триггер взять из библиотеки Primitives->Storage. Устанавливая с помощью переключателей S7 и S8 различные комбинации логических уровней и затем нажимая на кнопку Button, заполнить таблицу переходов 3.2.

Таблица 3.2 — Таблица переходов для синхронного RS триггера

R	S	C	Q(t)	Q(t+1)
0	0	1	0
0	0	1	1
0	1	1	0
0	1	1	1
1	0	1	0
1	0	1	1
0	0	0	0
0	0	0	1
0	1	0	0
0	1	0	1
1	0	0	0
1	0	0	1

3.3 Исследовать D-триггер

Сконфигурировать ПЛИС в соответствии с рисунком 3.3.

Рисунок 3.3 — Схема D-триггера

Устанавливая с помощью переключателя S8 различные логические уровни на выходе D и затем нажимая на кнопку Button, заполнить таблицу переходов 3.3.

Таблица 3.3 — Таблица переходов для синхронного D триггера

D	C	Q(t)	Q(t+1)
*	0	0
*	0	1
0	1	0
1	1	1

3.4 Исследовать синхронный T-триггер

Сконфигурировать ПЛИС в соответствии с рисунком 3.4.

Рисунок 3.4 — Схема счётного Т-триггера

Блок Antitinkling необходим для подавления дребезга кнопки.

ВНИМАНИЕ! Для того, что бы выполнить блок Antitinkling, прочтите инструкцию Борьба с дребезгом контактов.

Вход CLK соединяется с pin16, вход Button соединяется с pin37. Выход Antitinkling соединить с входом синхронизации триггера. Остальные входы соединить согласно рисунку 3.4.

Устанавливая с помощью переключателя S8 различные логические уровни на выходе D и затем, нажимая на кнопку Button, заполнить таблицу переходов 3.4.

Таблица 3.4 — Таблица переходов для синхронного D триггера

T	C	Q(t)	Q(t+1)
1	1	0
1	1	1
0	1	0
0	1	1

3.5 Исследование синхронного JK триггера

Сконфигурировать ПЛИС в соответствии с рисунком 3.5.

Рисунок 3.5 — Схема JK-триггера

Блок Antitinking подключить так же как, было сделано в предыдущем задании. Устанавливая с помощью переключателя S7 и S8 различные логические уровни на входах J, K и затем, нажимая на кнопку Button, заполнить таблицу переходов 3.5.

Таблица 3.5 — Таблица переходов для JK триггера

Электроника

учебно-справочное пособие

Триггеры

Триггер — устройство, которое может находиться в одном из двух устойчивых состояний и переходить из одного состояния в другое под воздействием входного сигнала. При этом напряжение на его выходе скачкообразно изменяется. Триггер является базовым элементом последовательностных цифровых устройств.

Триггеры предназначены для запоминания двоичной информации. В нем может храниться либо 0 либо 1. Использование триггеров позволяет реализовывать устройства оперативной памяти (то есть памяти, информация в которой хранится только на время вычислений). Однако триггеры могут использоваться и для построения некоторых цифровых устройств с памятью, таких как счётчики, преобразователи последовательного кода в параллельный или цифровые линии задержки.

Для удобства использования триггеры имеют два выхода:

Логические уровни на этих двух выходах противоположны. Это сделано для удобства соединения триггеров с другими логическими элементами устройств. Некоторые типы триггеров инверсного выхода не имеют.

Состояние триггера определяется по выходному сигналу. Состоянию триггера 1 соответствует на выходе Q высокий уровень сигнала (1). Состоянию триггера 0 соответствует на выходе Q низкий уровень сигнала (0).

Входы триггера делятся на информационные и вспомогательные (управляющие). Сигналы, поступающие на информационные входы, управляют состоянием триггера. Сигналы на вспомогательных входах используются для предварительной установки триггера в требуемое состояние и синхронизации.

Рис. 1 — Стандартное обозначение триггера

Обозначения входов триггеров:

S — раздельный вход установки в единичное состояние (напряжение высокого уровня на прямом выходе Q);
R — раздельный вход установки в нулевое состояние (напряжение низкого уровня на прямом выходе Q);
D — информационный вход (на него подается информация, предназначенная для занесения в триггер);
C — вход синхронизации;
Т — счетный вход.

Число входов зависит от структуры и функций, выполняемых триггером.

Классификация триггеров

По способу приема информации:

• Асинхронные триггеры воспринимают информационные сигналы и реагируют на них в момент появления на входах триггера.
• Синхронные(тактируемые )триггеры реагируют на информационные сигналы при наличии разрешающего сигнала на специальном управляющем входе С, называемом входом синхронизации.

Синхронные триггеры подразделяются на:

• Триггеры со статическим управлением воспринимают информационные сигналы при подаче на вход С уровня 1 (прямой С-вход) или 0 (инверсный С-вход).
• Триггеры с динамическим управлением воспринимают информационные сигналы при изменении сигнала на С—входе от 0 к 1 (прямой динамический С-вход) или от 1 к 0 (инверсный динамический С-вход).

По принципу построения триггеры со статическим управлением подразделяются на:

• Одноступенчатые триггеры характеризуются наличием одной ступени запоминания информации.
• В двухступенчатых триггерах имеются две ступени запоминания информации. Вначале информация записывается в первую ступень, а затем переписывается во вторую и появляется на выходе.

По функциональным возможностям различаются:

• триггер с раздельной установкой состояний 0 и 1 (RS-триггер);
• триггер с приемом информации по одному входу D (D-триггер или триггер задержки);
• триггер со счетным входом Т (T-триггер);
• универсальный триггер с информационными входами J и K (JK-триггер).

Наибольшее распространение в цифровых устройствах получили RS-триггер с двумя установочными входами, тактируемый D-триггер и счетный Т-триггер.

Для обозначения функциональных возможностей триггеров в интегральном исполнении используется следующая маркировка: TR — RS-триггер; TB — JK-триггер; ТМ — D-триггер.
В качестве базовых логических элементов можно использовать элементы ИЛИ-НЕ, И-НЕ. Поскольку триггер является простейшим ПЦУ, закон функционирования может быть задан таблицей переходов, в которой входные сигналы в момент их изменения и состояние триггера обозначены индексом t, а после переключения — индексом t+1.

Основные характеристики триггеров

• Быстродействие — максимальная частота переключения состояний триггера.
• Чувствительность — наименьшее напряжение на входе (пороговым напряжением), при котором происходит переключение.
• Помехоустойчивость — способность триггера нормально работать в условиях помех.
• Функциональные возможности характеризуются числом входных сигналов.

RS-триггер

Асинхронный RS-триггер c прямыми входами

Асинхронный RS-триггер c прямыми входами имеет два информационных входа S и R, используемые для установки соответственно 1 и 0, а также два выхода: прямой и инверсный. RS-триггер построен на двух логических элементах ИЛИ-НЕ, соединенных в контур (рис. 2).

Рис. 2 — Схема асинхронного RS-триггера на логических элементах ИЛИ-НЕ.
Входы R и S прямые (активный уровень ‘1’)

При комбинации сигналов S=1, R=0 (табл. 1) триггер переходит в состояние 1 независимо от предыдущего состояния. При S=0, R=1 триггер устанавливается в состояние 0. Комбинация сигналов S=0, R=0 не изменяет состояния триггера, т. е. состояние триггера в момент t+1 равно состоянию триггера в момент t. Набор сигналов S=1, R=1 является запрещенным, так как он приводит к нарушению работы триггера и неопределенности его состояния.

Таблица состояний асинхронного RS-триггера c прямыми входами

St	Rt	Qt	Qt+1
0	0	0	0
0	0	1	1
0	1	0	0
0	1	1	0
1	0	0	1
1	0	1	1
1	1	0	—
1	1	1	—

RS-триггер может быть построен на элементах «И-НЕ» (рис. 3). Вход S (Set) позволяет устанавливать выход триггера Q в единичное состояние при подаче на его вход логического нуля. Вход R (Reset) позволяет сбрасывать выход триггера Q в нулевое состояние при подаче на его вход логического нуля.

Риc. 3 — Схема простейшего триггера на схемах «И-НЕ».
Входы R и S инверсные (активный уровень «0»)

Так как триггер при построении его на различных элементах работает одинаково, то его изображение на принципиальных схемах тоже одинаково. Изображение простейшего триггера на принципиальных схемах приведено на рисунке 4.

а)	б)

Рис. 4 — Условное графическое обозначение асинхронного RS-триггера
а) — с прямыми входами, б) — с инверсными входами

Синхронный RS-триггер со статическим управлением

Схема триггера позволяет запоминать состояние логической схемы, но так как в начальный момент времени может возникать переходный процесс (в цифровых схемах этот процесс называется опасные гонки), то запоминать состояния логической схемы нужно только в определённые моменты времени, когда все переходные процессы закончены. То есть цифровые схемы требуют синхросигнала. Все переходные процессы должны закончиться за время периода синхросигнала.Для таких цифровых схем требуются синхронные триггеры.

Синхронный RS-триггер со статическим управлением (рис. 3) отличается от асинхронного наличием С-входа, на который поступают синхронизирующие (тактовые) сигналы.
Синхронный RS-триггер принимает состояние 1, если на входы С и S поступают уровни 1, или сохраняет единичное состояние при отсутствии единичных сигналов на входе С или R.

Схема синхронного триггера приведена на рисунке 5, а обозначение на принципиальных схемах на рисунке 6.

Рис. 5 — Схема синхронного триггера на схемах «И-НЕ»

Рис. 6 — Условное графическое обозначение
синхронного RS-триггера со статическим управлением

Синхронный RS-триггер с динамическим управлением

В синхронном RS-триггере с динамическим входом (рис. 7) информация воспринимается триггером со входов S и R при смене уровней С=1 на С=0.

Рис. 7 — Условное графическое обозначение
синхронного RS-триггера с динамическим управлением

JK-триггер

JK-тригггер (рис. 8) представляет собой двухступенчатый синхронный триггер. Закон функционирования JK-триггера задан в табл. 2.

Если на входе J высокий потенциал, а на входе K – ноль, то триггер установится в единичное состояние. Если на входе J – ноль, а на входе К высокий потенциал, то триггер «сбросится» в нулевое состояние. Когда J=K=0 независимо от тактовых импульсов состояние триггера не меняется. .В отличие от RS-триггера JK-триггер не имеет запрещенных комбинаций сигналов на входах J и К: при J=1 и K=1 триггер изменяет свое состояние на противоположное. В этом случае триггер работает как делитель частоты на два

Рис. 8 — Условное графическое обозначение JK-триггера

Таблица состояний JK-триггера

Входы		Выход	Состояние
Jt	Кt	Qt+1
1	0	1	Запись 1
0	1	0	Запись 0
0	0	Qt	Хранение
1	1	Qt	Счетный режим

На рис. 9 представлен синхронный JK-триггер с динамическим управлением и выводами предустановки S и R. Такой триггер изменяет состояние по фронту (переход от «0» к «1») тактового импульса на входе С.

Рис. 9 — Условное графическое обозначение
синхронного JK-триггера с динамическим управлением

Т-триггер

Т-триггер (счетный триггер) имеет один вход Т, куда подают тактирующие (счетные) импульсы. Функционирование T-триггера описывается диаграммой на рис. 10. После подачи каждого тактирующего импульса состояние Т-триггера меняется в обратное (инверсное) предыдущему состоянию.

Рис. 10 — Временная диаграмма работы Т-триггера

Рис. 11- Условное графическое обозначение Т-триггера

D-триггер

D-триггер (от англ. delay) запоминает входную информацию при поступлении синхроимпульса.

Хранение информации в D-триггерах обеспечивается за счет синхронизации, поэтому все реальные D-триггеры имеют два входа: информационный D и синхронизации С (рис. 12). Под действием синхросигнала С информация, поступающая на вход D, принимается в триггер, но на выходе Q появляется с задержкой на один такт. В D-триггере с динамическим входом прием в триггер информации со входа D происходит в момент смены на входе С уровня 0 на уровень 1.

Рис. 12 — Схема D-триггера

Таблица состояний D-триггера

C	D	Qt+1
1	0	0
1	1	1

Условное графическое обозначение D-триггера показано на рис. 13.

Рис. 13 — Условное графическое обозначение D-триггера

Так как информация на выходе остается неизменной до прихода очередного импульса синхронизации, D-триггер называют также триггером с запоминанием информации или триггером-защелкой. Легче всего объяснить появление этого названия по временной диаграмме, приведенной на рисунке 14.

Рис. 14 — Временная диаграмма D-триггера

По этой временной диаграмме видно, что триггер-защелка хранит данные на выходе только при нулевом уровне на входе синхронизации. Если же на вход синхронизации подать активный высокий уровень, то напряжение на выходе триггера будет повторять напряжение, подаваемое на вход этого триггера. Входное напряжение запоминается только в момент изменения уровня напряжения на входе синхронизации C с высокого уровня на низкий уровень. Входные данные как бы «защелкиваются» в этот момент. Отсюда и название — триггер-защелка.

Принципиально в этой схеме входной переходной процесс может беспрепятственно проходить на выход триггера. Поэтому там, где это важно, необходимо сокращать длительность импульса синхронизации до минимума. Чтобы преодолеть такое ограничение были разработаны триггеры, работающие по фронту. Схема такого триггера приведена на рисунке 15, а обозначение на принципиальных схемах на рисунке 16.

Рис. 15 — Схема универсального D-триггера

Рис. 16 — Обозначение универсального D-триггера на принципиальных схемах

На рис. 17 представлено условное обозначение D-триггера микросхемы К155ТМ2, содержащей два D-триггера. Входы R и S выполняют те же функции, что и в RS-триггере.

Рис. 17 — D-триггер микросхемы К155ТМ2

D-триггер несложно преобразовать в счетный триггер, т. е. такой, состояние которого изменяется после поступления очередного импульса на счетный вход. Для обеспечения счетного режима необходимо вход D соединить с инверсным выходом триггера (рис. 18,а). Из логики работы D-триггера следует, что после прихода импульса на вход С состояние триггера будет изменяться на противоположное. Это иллюстрируется временными диаграммами, или эпюрами напряжений (рис. 18,б). Подобно таблице истинности, эпюры напряжений дают наглядное представление о работе устройства.

Рис. 18 — Работа D-триггера в счетном режиме
а) — соединение выводов, б) — временные диаграммы

Необходимо отметить, что изменение состояния D-триггера данного типа происходит при изменении напряжения на счетном входе с низкого уровня на высокий. Такое изменение напряжения часто называют положительным перепадом напряжения или фронтом импульса. Реакцию триггера на положительный перепад напряжения отображают косой чертой, пересекающей линию входа С (рис. 18,а). Аналогично изменение напряжения с высокого уровня на низкий называют отрицательным перепадом напряжения, спадом или срезом импульса. На схемах это отображают также косой чертой, но повернутой на 90° относительно показанной на рисунке 18,а. В зависимости от своей внутренней структуры триггер реагирует или на положительный, или на отрицательный перепад напряжения.

Источники

Электроника © ЦДЮТТ • Марсель Арасланов • 2020

Триггеры в электронике

Триггеры — это цифровые электронные устройства с двумя состояниями. Они предназначены для запоминания двоичной информации. Использование триггеров в цифровой электронике позволяет реализовывать устройства оперативной памяти (то есть памяти, информация в которой хранится только на время вычислений). Однако это не единственная их область применения. Триггеры широко используются для построения цифровых устройств с памятью, таких как цифровой счётчики, преобразователи последовательного кода в параллельный, последовательные порты или цифровые линии задержки, применяемые в составе цифровых фильтров.

Первые триггеры делали на транзисторах, однако сейчас проще использовать готовые цифровые микросхемы. Простейшая схема электронного триггера, позволяющая запоминать двоичную информацию, может быть построена на двух логических инверторах, охваченных положительной обратной связью. Она приведена на рисунке 1.

Рисунок 1. Схема простейшего триггера, построенного на логических инверторах

В схеме любого цифрового триггера может быть только два состояния — на выходе Q присутствует логическая единица и на выходе Q присутствует логический ноль. Если логическая единица присутствует на выходе Q, то на инверсном выходе триггера будет присутствовать логический ноль, который после очередного инвертирования подтверждает уровень логической единицы на выходе Q. И наоборот, если на выходе триггера Q присутствует логический ноль, то на инверсном выходе будет присутствовать логическая единица.

Описанная ситуация на выводах триггера будет сохраняться до тех пор пока включено питание. Но вот вопрос — а как записывать в простейший триггер необходимую нам информацию? Ведь в приведенной схеме в триггер при включении питания логический ноль или логическая единица будет записываться случайным образом. Для возможности записи нуля и единицы в схеме потребуются специальные входы.

RS-триггеры

RS-триггер получил название по названию своих входов. Вход S (Set — установить англ.) позволяет устанавливать выход Q в единичное состояние. (Устанавливать означает записывать логическую единицу). Вход R (Reset — сбросить англ.) позволяет сбрасывать выход Q (Quit — выход англ.) в нулевое состояние.

Для реализации RS-триггера воспользуемся логическими элементами «2И-НЕ». Его принципиальная схема приведена на рисунке 2.

Рисунок 2. Схема RS-триггера на логических элементах «2И-НЕ». Входы R и S инверсные (активный уровень’0′)

Рассмотрим работу изображенной на рисунке 2 схемы триггера подробнее. Пусть на входы R и S подаются единичные потенциалы. Если на выходе верхнего логического элемента «2И-НЕ» Q присутствует логический ноль, то на выходе нижнего логического элемента «2И-НЕ» появится логическая единица. Эта единица подтвердит логический ноль на выходе триггера Q. Если на выходе верхнего логического элемента «2И-НЕ» Q первоначально присутствует логическая единица, то на выходе нижнего логического элемента «2И-НЕ» появится логический ноль. Этот ноль подтвердит логическую единицу на выходе Q. То есть, при единичных уровнях на входах R и S, схема RS-триггера работает точно так же, как и схема триггера на инверторах.

Подадим на вход S триггера нулевой потенциал. Согласно таблице истинности логического элемента «2И-НЕ» на выходе Q появится единичный потенциал. Это приведёт к появлению на инверсном выходе триггера нулевого потенциала. Теперь, даже если снять нулевой потенциал с входа S, на выходе триггера останется единичный потенциал. То есть мы записали в триггер логическую единицу.

Точно так же можно записать в триггер и логический ноль. Для этого следует воспользоваться входом R. Так как активный уровень на входах триггера оказался нулевым, то эти входы — инверсные. Составим таблицу истинности RS-триггера. Входы R и S в этой таблице будем использовать прямые, то есть запись нуля, и запись единицы будут осуществляться единичными потенциалами (таблица 1).

Таблица 1. Таблица истинности RS-триггера.

R	S	Q(t)	Q(t+1)	Пояснения
0	0	0	0	Режим хранения информации (триггером) R=S=0
0	0	1	1
0	1	0	1	Режим установки триггера в единичное состояние S=1
0	1	1	1
1	0	0	0	Режим записи нуля в триггер R=1
1	0	1	0
1	1	0	*	R=S=1 запрещенная комбинация
1	1	1	*

RS-триггер можно построить и на логических элементах «2ИЛИ-НЕ». Схема RS-триггера, построенного на логических элементах «2ИЛИ-НЕ» приведена на рисунке 3. Единственное отличие в работе этой схемы триггера будет заключаться в том, что его сброс и установка будет производиться единичными логическими уровнями. Эти особенности реализации схемы триггера связаны с принципами работы инверсной логики, которые рассматривались ранее.

Рисунок 3. Схема простейшего RS триггера на логических элементах «2ИЛИ-НЕ». Входы R и S прямые (активный уровень ‘1’)

Так как RS-триггер при построении его на логических элементах «2И-НЕ» и «2ИЛИ-НЕ» работает одинаково, то его условно-графическое изображение на принципиальных схемах тоже одинаково. Условно-графическое изображение RS-триггера на принципиальных схемах приведено на рисунке 4.

Рисунок 4. Условно-графическое обозначение RS-триггера

Для измерения логических уровней на выходе триггера чаще всего применяются логические пробники, в качестве которых в простейшем случае можно использовать светодиод с токоограничивающим резистором. В качестве источника логического сигнала можно применить механические тумблеры.

Синхронные RS-триггеры

Схема RS-триггера позволяет запоминать состояние логической схемы, но так как в начальный момент времени может возникать переходный процесс (в цифровых схемах этот процесс называется «опасные гонки»), то запоминать состояния логической схемы в триггерах нужно только в определённые моменты времени, когда все переходные процессы закончены.

Это означает, что большинство цифровых схем требуют сигнала синхронизации (тактового сигнала). Все переходные процессы в комбинационной логической схеме должны закончиться за время периода синхросигнала, подаваемого на входы триггеров. Триггеры, запоминающие входные сигналы только в момент времени, определяемый сигналом синхронизации, называются синхронными триггерами. Для того чтобы отличать от них рассмотренные ранее варианты триггеров (RS-триггер и триггер Шмитта) эти триггеры получили название асинхронных.

Формировать синхронизирующие сигналы с различной частотой и скважностью при помощи генераторов и одновибраторов мы уже научились в предыдущих главах. Теперь научимся записывать в триггеры входные логические сигналы только при наличии разрешающего сигнала.

Для этого нам потребуется схема, пропускающая входные сигналы только при наличии синхронизирующего сигнала. Такую схему мы уже использовали при построении схем мультиплексоров и демультиплексоров. Это логический элемент «И». Принципиальная схема синхронного RS-триггера приведена на рисунке 5.

Рисунок 5. Схема синхронного RS-триггера, построенного на элементах «И»

В таблице 2 приведена таблица истинности синхронного RS-триггера. В этой таблице символ x означает, что значения логических уровней на данном входе не важны. Они не влияют на работу триггера.

Таблица 2. Таблица истинности синхронного RS-триггера.

С	R	S	Q(t)	Q(t+1)	Пояснения
0	x	x	0	0	Режим хранения информации
0	x	x	1	1
1	0	0	0	0	Режим хранения информации
1	0	0	1	1
1	0	1	0	1	Режим установки единицы S=1
1	0	1	1	1
1	1	0	0	0	Режим записи нуля R=1
1	1	0	1	0
1	1	1	0	*	R=S=1 запрещенная комбинация
1	1	1	1	*

Как мы уже показали выше, RS-триггеры могут быть реализованы на различных логических элементах. При этом принцип их работы не изменяется. В то же самое время триггеры часто выпускаются в виде готовых микросхем (или реализуются внутри БИС в виде готовых модулей), поэтому на принципиальных схемах синхронные триггеры обычно изображаются в виде условно-графических обозначений. Условно-графическое обозначение синхронного RS-триггера приведено на рисунке 6.

Рисунок 6. Условно-графическое обозначение синхронного RS-триггера

Статические D-триггеры

В RS-триггерах для записи логического нуля и логической единицы требуются разные входы, что не всегда удобно. При записи и хранении данных один бит может принимать значение, как нуля, так и единицы. Для его передачи достаточно одного провода. Как мы уже видели ранее, сигналы установки и сброса триггера не могут появляться одновременно, поэтому можно объединить эти входы при помощи инвертора, как показано на рисунке 7.

Рисунок 7. Принципиальная схема D триггера (защелки)

Такой триггер получил название D триггер. Название происходит от английского слова delay — задержка. Конкретное значение задержки определяется частотой следования импульсов синхронизации. Условно-графическое обозначение статического D триггера на принципиальных схемах приведено на рисунке 8.

Рисунок 8. Условно-графическое обозначение D триггера (защелки)

Таблица истинности D триггера достаточно проста, она приведена в таблице 3. Как видно из этой таблицы, данный триггер способен запоминать двоичный сигнал по синхросигналу и хранить один бит двоичной информации.

Таблица 3. Таблица истинности D триггера

С	D	Q(t)	Q(t+1)	Пояснения
0	x	0	0	Режим хранения информации
0	x	1	1
1	0	x	0	Режим записи информации
1	1	x	1

Нужно отметить, что отдельный инвертор при реализации триггера на ТТЛ элементах не нужен, так как самый распространённый логический элемент ТТЛ микросхем — это «2И-НЕ». Принципиальная схема D триггера на элементах 2И-НЕ приведена на рисунке 9.

Рисунок 9. Схема D триггера, реализованная на ТТЛ элементах

Ещё проще реализуется D триггер на КМОП логических элементах. В КМОП микросхемах вместо логических элементов «И» используются обычные транзисторные ключи. Схема D триггера приведена на рисунке 10.

Рисунок 10. Схема D триггера, реализованная на КМОП элементах

При подаче высокого уровня синхросигнала C транзистор VT1 открывается и обеспечивает передачу сигнала с входа D на инверсный выход Q через инвертор D1. Транзистор VT2 при этом закрыт и отключает второй инвертор, собранный на транзисторах VT2 и VT3. При подаче низкого потенциала на вход C включается второй инвертор, который вместе с инвертором D1 и образует триггер.

Во всех рассмотренных ранее схемах синхронных триггеров синхросигнал работает по уровню, поэтому триггеры называются триггерами, работающими по уровню, или статическими триггерами. Ещё одно название таких триггеров, пришедшее из иностранной литературы — триггеры-защёлки. Легче всего объяснить происхождение этого названия по временной диаграмме сигналов, приведенной на рисунке 11.

Рисунок 11. Временная диаграмма D триггера (защелки)

По этой временной диаграмме видно, что триггер-защелка хранит данные на выходе только при нулевом уровне на входе синхронизации. Если же на вход синхронизации подать активный высокий уровень, то напряжение на выходе триггера будет повторять напряжение, подаваемое на его вход.

Входное напряжение запоминается только в момент изменения уровня напряжения на входе синхронизации C с высокого уровня на низкий уровень. Входные данные как бы «защелкиваются» в этот момент, отсюда и название — триггер-защелка.

Принципиально в этой схеме входной переходной процесс может беспрепятственно проходить на выход триггера. Поэтому там, где это важно, необходимо сокращать длительность импульса синхронизации до минимума. Чтобы преодолеть такое ограничение были разработаны триггеры, работающие по фронту.

Явление метастабильности.

До сих пор мы предполагали, что сигнал на входе триггера может принимать только два состояния: логический ноль и логическая единица. Однако синхроимпульс может прийти в любой момент времени, в том числе и в момент смены состояния сигнала на входе триггера.

Если синхросигнал попадёт точно на момент перехода входным сигналом порогового уровня, то триггер на некоторое время может попасть в неустойчивое метастабильное состояние, при котором напряжение на его выходе будет находиться между уровнем логического нуля и логической единицы. Это может привести к нарушению правильной работы цифрового устройства.

Состояние метастабильности триггера подобно неустойчивому состоянию шарика, находящегося на вершине конического холма. Такая ситуация иллюстрируется рисунком 1. Обычно триггер не может долго находиться в состоянии метастабильности и быстро возвращается в одно из стабильных состояний. Время нахождения в метастабильном состоянии зависит от уровня шумов схемы и использованной технологии изготовления микросхем.

Рисунок 12. Иллюстрация явления метастабильности

Временные параметры триггера в момент возникновения состояния метастабильности и выхода из этого состояния приведены на рисунке 2. Время t_SU (register setup time or t_SU) на этом рисунке это минимальное время перед синхроимпульсом, в течение которого логический уровень сигнала должен оставаться стабильным для того, чтобы избежать метастабильности выхода триггера. Время t_H (register hold time or t_H) это минимально необходимое время удержания стабильного сигнала на входе триггера для того, чтобы избежать метастабильности его выхода. Время состояния метатастабильности случайно и зависит от многих параметров. На рисунке 2 оно обозначено t_MET.

Рисунок 13. Временные параметры триггера при проявлении метастабильности

Вероятность того, что время метастабильности превысит заданную величину, экспоненциально уменьшается с ростом времени, в течение которого выход триггера находится в метастабильном состояние.

где t — это коэффициент обратно пропорциональный коэффициенту усиления и полосе пропускания элементов, входящих в состав триггера.

Склонность триггеров к метастабильности обычно оценивается величиной, обратной скорости отказов. Это значение выражается как интервал времени между отказами. Его можно определить по формуле:

Для того чтобы можно было оценить эту величину, приведём таблицу для двух микросхем. Последняя строчка этой таблицы эквивалентна времени метастабильности .

Таблица 3. Сравнительные характеристики КМОП и Bi-КМОП триггеров

Условия измерения	SN74ACT	SN74ABT
fc = 33МГц, fd = 8МГц	8400 лет	8.1×10 9 лет
fc = 40МГц, fd = 10МГц	92 дня	1400 лет
fc = 50МГц, fd = 12МГц	—	2 часа

Метастабильное состояние не всегда приводит к неправильной работе цифрового устройства. Если время ожидания устройства после прихода импульса синхронизации достаточно велико, то триггер может успеть перейти в устойчивое состояние, и мы даже ничего не заметим. То есть если мы будем учитывать время метастабильности tmet то метастабильность никак не скажется на работе остальной цифровой схемы.

Если же это время будет неприемлемым для работы схемы, то можно поставить два триггера последовательно, как это показано на рисунке 3. Это снизит вероятность возникновения метастабильного состояния.

Рисунок 14. Схема снижения вероятности возникновения метастабильного состояния на выходе триггера

Для сравнения приведем MBTF для новой схемы. Сравнение производится тех же самых микросхем, что и в предыдущем примере. Время метастабильности для , для , для .

Таблица 4. Сравнительные характеристики КМОП и Bi-КМОП триггеров

Условия измерения	SN74ACT	SN74ABT
fc = 33МГц, fd = 8МГц	2.62×10 28 лет	4.77×10 47 лет
fc = 40МГц, fd = 10МГц	3,56×10 19 дня	2.18×10 34 лет
fc = 50МГц, fd = 12МГц	4.9×10 10	1×10 21 лет
fc = 67МГц, fd = 16МГц	417 лет	1.28×10 9 лет
fc = 80МГц, fd = 20МГц	—	2900 лет

D триггеры, работающие по фронту.

Фронт сигнала синхронизации, в отличие от высокого (или низкого) потенциала, не может длиться продолжительное время. В идеале длительность фронта равна нулю. Поэтому в триггере, запоминающем входную информацию по фронту не нужно предъявлять требования к длительности тактового сигнала.

Триггер, запоминающий входную информацию по фронту, может быть построен из двух триггеров, работающих по потенциалу. Сигнал синхронизации будем подавать на эти триггеры в противофазе. Схема такого триггера приведена на рисунке 15.

Рисунок 15. Схема D-триггера, работающего по фронту

Рассмотрим работу схемы динамического триггера, приведенной на рисунке 15 подробнее. Для этого воспользуемся временными диаграммами, показанными на рисунке 13. На этих временных диаграммах обозначение Q΄ соответствует сигналу на выходе первого триггера. Так как на вход синхронизации второго триггера тактовый сигнал поступает через инвертор, то когда первый триггер находится в режиме хранения, второй триггер пропускает сигнал на выход схемы. И наоборот, когда первый триггер пропускает сигнал с входа схемы на свой выход, второй триггер находится в режиме хранения.

Рисунок 16. Временные диаграммы D-триггера

Обратите внимание, что сигнал на выходе всей схемы в целом не зависит от сигнала на входе «D» схемы. Если первый триггер пропускает сигнал данных со своего входа на выход, то второй триггер в это время находится в режиме хранения и поддерживает на выходе предыдущее значение сигнала, то есть сигнал на выходе схемы тоже не может измениться.

В результате проведённого анализа временных диаграмм мы определили, что сигнал в схеме, приведенной на рисунке 15 запоминается только в момент изменения сигнала на синхронизирующем входе «C» с единичного потенциала на нулевой.

Динамические D триггеры выпускаются в виде готовых микросхем или входят в виде готовых блоков в составе больших интегральных схем, таких как базовый матричный кристалл (БМК) или программируемых логических интегральных схем (ПЛИС).

Условно-графическое обозначение D триггера, запоминающего информацию по фронту тактового сигнала, приведено на рисунке 12.

Рисунок 17. Условно-графическое обозначение D-триггера

То, что триггер запоминает входной сигнал по фронту, отображается на условно-графическом обозначении треугольником, изображённым на выводе входа синхронизации. То, что внутри этого триггера находится два триггера, отображается в среднем поле условно-графического изображения двойной буквой T.

Иногда при изображении динамического входа указывают, по какому фронту триггер (или триггеры) изменяет своё состояние. В этом случае используется обозначение входа, как это показано на рисунке 18.

Рисунок 18. Обозначение динамических входов
На рисунке 18 а обозначен динамический вход, работающий по переднему (нарастающему) фронту сигнала. На рисунке 18 б обозначен динамический вход, работающий по заднему (спадающему) фронту сигнала.

Промышленностью выпускаются готовые микросхемы, содержащие динамические триггеры. В качестве примера можно назвать микросхему 1533ТМ2. В этой микросхеме содержится сразу два динамических триггера. Они изменяют своё состояние по переднему фронту сигнала синхронизации.

Дата последнего обновления файла 09.03.2020

Понравился материал? Поделись с друзьями!

Вместе со статьей «Триггеры» читают:

RS-триггер Рассмотрим принцип работы RS триггера, выполненный по изображенной на рисунке 2 схеме подробнее.
https://digteh.ru/digital/RS_trigg.php

D-триггеры, работающие по потенциалу D-триггеры предназначены для хранения двоичной информации, они используются в составе оперативных запоминающих устройств (ОЗУ).
https://digteh.ru/digital/Latch/

D триггеры, работающие по фронту Эти триггеры применяются в основном для создания счетчиков и регистров, позволяющих реализовать преобразование параллельного двоичного кода в последовательный.
https://digteh.ru/digital/D_trigg.php

T-триггеры T-триггер — это счетный триггер. У T-триггера имеется только один вход. После поступления на этот вход.
https://digteh.ru/digital/T_trigg.php

JK-триггер Этот триггер является универсальным триггером, способным работать в качестве RS-триггеров, D-триггеров или T-триггеров в зависимости от схемы включения. Для реализации JK-триггера.
https://digteh.ru/digital/JK_trigg.php

Автор Микушин А. В. All rights reserved. 2001 . 2021

Предыдущие версии сайта:
http://neic.nsk.su/

Об авторе:
к.т.н., доц., Александр Владимирович Микушин

Кандидат технических наук, доцент кафедры САПР СибГУТИ. Выпускник факультета радиосвязи и радиовещания (1982) Новосибирского электротехнического института связи (НЭИС).

А.В.Микушин длительное время проработал ведущим инженером в научно исследовательском секторе НЭИС, конструкторско технологическом центре «Сигнал», Научно производственной фирме «Булат». В процессе этой деятельности он внёс вклад в разработку систем радионавигации, радиосвязи и транкинговой связи.

Научные исследования внедрены в аппаратуре радинавигационной системы Loran-C, комплексов мобильной и транкинговой связи «Сигнал-201», авиационной системы передачи данных «Орлан-СТД», отечественном развитии системы SmarTrunkII и радиостанций специального назначения.

📽️ Видео